英特爾ZAM記憶體將以高頻寬、高容量和低耗電挑戰HBM在AI產業地位

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科技產業資訊室(iKnow) - 茋郁發表於 2026年5月12日

圖、英特爾ZAM記憶體將以高頻寬、高容量和低耗電挑戰HBM在AI產業地位

英特爾和軟銀於2026年2月聯合發布的全新3D堆疊式DRAM記憶體，即是ZAM（Zero-Angle Memory），這一研發工作正在取得進展。根據最新發布訊息，ZAM的記憶體頻寬是目前HBM3記憶體的兩到三倍，可望大幅提升高效能運算（HPC）和人工智慧（AI）處理器的資料處理能力，同時大幅降低成本和能耗。

英特爾和軟銀三個月前宣布的ZAM商業化計畫。其技術是採用了沿著Z軸的垂直堆疊，因此得名為Z-Angle。但ZAM採用了一種截然不同於HBM的技術，可望以遠低於目前HBM3標準的能耗和成本，為GPU和其他AI加速器帶來巨大的頻寬提升。

根據更多細節的公佈，讓世人得以對ZAM記憶體有了更深入的了解。首先，這種新型記憶體的頻寬將是HBM4 的兩倍，甚至可以與預計2027年推出的下一代HBM4E標準相媲美。但是ZAM記憶體本身的目標是在2028至2030年實現量產，這也給了HBM記憶體有足夠時間，挑戰ZAM的出現。

軟銀旗下子公司SAIMEMORY將在2026年6月14日舉行的IEEE/JSAP超大規模積體電路技術與電路研討會發表一篇關於ZAM技術的論文。雖然論文尚未正式發布，但是一些新細節已經流出，讓世人得以一窺ZAM的建構方式及其功能。

ZAM技術的關鍵突破在於英特爾開發的一種獨特的鍵結方法，該方法用於創建TSV（Through-Silicon Via）層，而TSV層正是垂直堆疊晶片中電訊號傳輸的路徑。

首先來看設計本身，ZAM是採用9層堆疊設計進行示範。單一堆疊包含8個 DRAM堆疊，每個堆疊之間由3微米厚的矽基板隔開。主基板上整合了一個邏輯控制器，為所有9個DRAM堆疊供電。

ZAM共有三個主要的 TSV（Through-Silicon Via）層，每個層包含13.7k條採用混合鍵結技術的矽通孔互連路徑。每層容量為1.125 GB，因此每個堆疊的容量為10 GB，整個封裝的容量為30 GB。 ZAM堆疊尺寸為171平方公釐（15.4 x 11.1 公釐），每平方公釐的頻寬為0.25 Tb/s，每個堆疊的頻寬為5.3 TB/s。

目前，HBM是高效能AI加速器和GPU的首選。但隨著HBM尺寸的增加，也帶來了一些結構性問題，例如更高的熱量和功耗。 ZAM解決了三個核心問題：高密度、寬頻寬和低功耗。ZAM的結構特性使其能夠採用垂直堆疊，無需穿過佈線層即可實現高效散熱。

ZAM的最終目標是透過3.5D封裝技術實現高密度3D記憶體設計，將垂直和水平層（包括高頻寬、大容量記憶體堆疊、電源/接地導軌、矽光子元件和傳統 I/O）全部整合在單一基板上。如此看起來，ZAM的確充滿了前景，但是其能否真的量產，甚至量產後，真的達到其高密度、寬頻寬和低功耗的優勢才是關鍵啊！（1121字；圖1）

參考資料：
New Details Emerge On ZAM, the HBM-Killer. HPCwire, 2026/5/4
Intel’s ZAM Memory Threatens HBM’s AI Throne With 2x The Bandwidth of HBM4, More Capacity & Low Thermal Constraints. Wccftech, 2026/5/3

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